華為喺上海舉行嘅IEEE國際電路與系統研討會ISCAS 2026上，正式發表半導體新路徑「韜定律」（τ Law），提出以「時間縮微」取代傳統單靠「幾何縮微」嘅晶片演進模式。

華為官方公布，董事、半導體業務部總裁何庭波喺題為《半導體新路徑探索與實踐》嘅主旨演講中表示，「韜定律」核心係透過邏輯折疊（LogicFolding）等技術，壓縮信號傳播時延，降低時間常數τ，從器件、電路、晶片到系統層面做協同優化。華為指，相關方法已經支撐過去6年設計並量產381款晶片，2026年秋季面世嘅新麒麟手機晶片將率先採用邏輯折疊技術，並預計到2031年，高端晶片嘅電晶體密度可達到相當於1.4奈米製程嘅水平。

不過，市場對「突破」二字仍要保持分寸。華為提出嘅係由傳統節點驅動，轉向系統級效率提升嘅路徑，重點唔係已經掌握1.4奈米製造工藝，而係希望透過縮短互連、降低延遲、改善晶片內部數據移動，喺先進光刻設備受限之下，榨出更多效能。報道同時提醒，華為未有提供獨立性能測試數據，而中國目前已證實嘅最先進晶片製造能力，外界一般仍視為約7奈米級別。

今次消息之所以引發資本市場強烈反應，關鍵喺於美國多年來透過出口管制限制中國取得先進半導體設備，尤其係ASML嘅極紫外光EUV光刻機。美國自2018年起推動荷蘭阻止ASML向中國出售EUV系統，2022年後限制進一步擴大，而ASML曾表示從未向中國客戶出售EUV系統。 喺呢個背景下，華為今次提出「時間縮微」路線，等於向外界釋放一個訊號：中國半導體未必只靠追逐最先進光刻機一條路。

受益方向方面，市場焦點首先落喺晶片設計同架構創新公司，因為「韜定律」強調軟硬晶片協同、關鍵路徑縮短同系統級優化；其次係先進封裝、Chiplet小晶片、2.5D及3D集成，因為邏輯折疊同異構集成，都同突破單一平面晶片限制有關。晶圓代工方面，中芯國際、華虹公司等被視為國產大晶片流片同成熟製程升級嘅核心平台；設備同材料方面，刻蝕、薄膜沉積、CMP、清洗、光刻膠、電子特氣等環節亦被市場重新定價。當日科創50指數一度急升超過5%，晶片、先進封裝、存儲、半導體設備等板塊全線抽高，多隻相關股份漲停或升逾10%。

更深層嘅影響係AI算力供應鏈。華為昇騰系列本身已經被視為中國市場替代Nvidia部分AI晶片嘅主要本土方案；若「韜定律」最終能喺手機SoC、AI晶片同大型算力集群上落地，將進一步強化中國喺受制裁環境下發展國產算力嘅敘事。不過，技術路線由概念走到大規模商用，仍要面對良率、散熱、功耗、封裝成本、軟件生態同量產一致性等挑戰。換言之，今次「韜定律」唔係宣布中國已經全面攻克1.4奈米製程，而係宣示一條避開單純製程競賽、轉向架構同系統效率嘅新戰線。