南韓兩大記憶體巨頭三星電子（Samsung Electronics）同SK海力士（SK Hynix）正以截然不同嘅技術路線，展開下一代DRAM記憶體晶片嘅激烈角力。三星電子考慮將環繞閘極電晶體（GAAFET）製程技術首次引入下一代DRAM，而SK海力士則全力測試「4F²」架構，採用垂直堆疊電晶體方式，雙方都希望率先成為業界標準，藉此主導AI時代嘅記憶體市場。

呢場架構戰嘅背後，係AI人工智慧需求爆發帶來嘅巨大壓力。隨住數據中心同高性能運算需求急升，HBM高頻寬記憶體同通用DRAM供應持續緊絀，記憶體廠商正面對傳統平面製程微縮嘅物理極限。傳統DRAM晶片除咗要有電晶體負責讀寫控制之外，仲要搭配電容嚟儲存電荷，但製程越細，空間就越有限，要維持足夠電容容量變得極之困難。業界因此紛紛轉向3D DRAM發展，透過先進製造技術提升晶體密度，但同時亦增加元件之間接觸同干擾嘅風險，新架構因此成為決定勝負嘅關鍵。

根據業界消息，三星電子目前正積極研發16層垂直堆疊DRAM（VS-DRAM），並研究將GAAFET技術融入DRAM製程。GAAFET原本係邏輯晶片常用嘅先進技術，透過閘極全方位包覆電晶體通道，大幅提升電流控制能力，帶來更好效能同更低功耗表現。但DRAM晶片結構複雜，三星電子要喺單一記憶體單元（cell）內同時整合GAAFET電晶體同電容，技術難度極高。消息人士透露，三星電子考慮借鏡NAND Flash嘅設計，將負責讀寫控制等功能嘅周邊電路（peripheral circuitry）放置喺記憶體陣列下方，呢個「Cell-on-Peri」式結構有助騰出更多空間，解決微縮過程嘅干擾問題。

另一方面，SK海力士則選擇另一條極致微縮路線，喺測試「4F²」架構。呢個架構採用垂直堆疊電晶體方式，以閘極材料包覆柱狀電晶體，概念上同GAAFET有相似之處，而負責接收電容資料嘅元件則配置喺電晶體柱下方。相較傳統6F²設計，4F²結構可將單一單元面積縮減超過30%，短期內就能同時兼顧整合度同成本競爭力。SK海力士仲會應用位元線遮蔽（BLS）技術同共享背閘極（Shared BG）技術，進一步抑制耦合雜訊，確保電晶體喺極限微縮下仍有穩定表現。

兩家公司目前都喺加速研發，希望盡快完成原型測試同業界認證。分析指出，率先獲得標準地位嘅一方，將有機會喺未來AI記憶體市場取得主導權。AI伺服器對高密度、低功耗記憶體嘅需求持續攀升，預計到2028年，3D DRAM將成為主流，三星電子同SK海力士嘅技術路線之爭，勢必影響整個半導體供應鏈嘅格局。早前喺2026年2月舉行嘅ISSCC國際固態電路會議上，三星電子已經展示咗結合垂直通道電晶體（V.C.T.）同4F²架構嘅原型，證明公司喺垂直結構方面已有一定基礎，而SK海力士亦喺VLSI研討會上公開咗4F²垂直閘極（VG）平台嘅發展藍圖，顯示雙方都已進入實戰階段。

呢場戰事唔單止係技術層面嘅比拼，更關係到全球AI基建嘅未來發展。隨住2026年第一季DRAM價格因AI需求而大幅上漲，三星電子同SK海力士嘅獲利均創下新高，但產能分配同技術領先地位，將決定佢哋喺HBM4同下一代DDR6市場嘅市佔率。業界預期，兩家公司將喺今年稍後嘅VLSI Symposium上發表更多研究成果，屆時誰能率先突破物理極限，誰就係下一代記憶體王者。