輝達（NVIDIA）據傳已啟動高頻寬記憶體（HBM）邏輯晶片（Base Die）自製計畫，目標採用3奈米製程，預計2027年下半年試產。此舉將使輝達無論搭配何種品牌DRAM，皆使用自有Base Die設計，強化對HBM生態系的掌控。市場人士分析，此策略意在搶攻ASIC市場，並透過NVLink Fusion平台提供模組化選擇，鞏固其AI晶片領導地位。
目前HBM市場由SK海力士領軍，其Base Die多自製，但隨著HBM傳輸速度需達10Gbps以上，需仰賴台積電等代工廠的12奈米或更先進邏輯製程。SK海力士已計畫導入晶圓代工級製程以提升效能。輝達此舉被視為挑戰SK海力士的主導權，同時因應HBM4整合UCIe介面與GPU、CPU連結的複雜設計需求。然而，記憶體廠商在Base Die的IP與ASIC設計能力較弱，輝達的計畫或能填補這一缺口。
SK海力士已率先推出12層HBM4樣品，採用MR-MUF封裝技術，容量達36GB，頻寬超2TB/s，較HBM3E提升逾60%，穩固其市場地位。但市場擔憂，輝達自製Base Die可能使其生態系更封閉，業者為避免過度依賴輝達高價GPU，ASIC市場已逐漸興起。因此，輝達計畫是否獲業者青睞，仍需觀察。
隨著HBM4朝更高頻寬與複雜封裝邁進，輝達與SK海力士的競爭將加劇，台積電作為雙方合作夥伴，預計成為最大受惠者。HBM市場即將迎來新一波變革。
